نام (NAME)

rtlbrowse - مرور سلسله‌مراتبی کدهای منبع Verilog HDL و فایل‌های طراحی کتابخانه

سینتکس (SYNTAX)

rtlbrowse <stemsfilename>

توضیحات (DESCRIPTION)

امکان مرور سلسله‌مراتبی کدهای منبع Verilog HDL و فایل‌های طراحی کتابخانه را فراهم می‌کند. پیمایش در ساختار سلسله‌مراتبی می‌تواند با کلیک بر روی نواحی باز ویجت درختی و کلیک بر روی سطوح مجزای سلسله‌مراتب انجام شود. درون کد منبع، انتخاب نام نمونه‌سازی ماژول (module instantiation) با دوبار کلیک کردن یا انتخاب بخشی از نام با کشیدن و کلیک (drag-clicking)، به سطوح عمیق‌تر سلسله‌مراتب RTL هدایت خواهد کرد. توجه داشته باشید در صورتی که این برنامه به عنوان یک برنامه کمکی توسط gtkwave(1) فراخوانی شود و نشانگر اصلی (primary marker) تنظیم شده باشد، حاشیه‌نویسی اختیاری کد منبع را انجام می‌دهد. حاشیه‌نویسی کد منبع برای تمام انواع dumpfile پشتیبانی‌شده در دسترس نیست. این قابلیت به‌طور مستقیم برای LXT2، VZT، FST و AET2 در دسترس است. برای VCD، از گزینه -o,--optimize در gtkwave(1) استفاده کنید تا فایل VCD را به FST بهینه‌سازی کند. در حال حاضر سایر انواع dumpfile (از جمله LXT و GHW) پشتیبانی نمی‌شوند.

مثال‌ها (EXAMPLES)

برای اجرای این برنامه به روش استاندارد، وارد کنید:

rtlbrowse stemsfile

سپس ساختار RTL در یک نمایشگر درختی GTK نمایش داده می‌شود. فایل stems باید پیش‌تر توسط xml2stems(1) یا ابزار دیگری با قابلیت تولید stemsfileهای سازگار ایجاد شده باشد. توجه داشته باشید که gtkwave(1) این برنامه را به عنوان یک برنامه کلاینت جهت حاشیه‌نویسی کد منبع اجرا خواهد کرد. این کار به جای استفاده از نام فایل stems، با اجرای نمایشگر به همراه شناسه حافظه اشتراکی (shared memory ID) مربوط به بخشی از حافظه در نمایشگر انجام می‌شود.

نویسندگان (AUTHORS)

Anthony Bybell <bybell@rocketmail.com>

همچنین ببینید (SEE ALSO)

xml2stems(1) gtkwave(1)